Telset.id – Samsung Electronics mengumumkan target ambisius untuk generasi berikutnya dari memori HBM5, yaitu menggandakan performa dan meningkatkan efisiensi daya sebesar 20% dibandingkan HBM4E. Pengumuman ini disampaikan dalam acara ‘Memory Executive Summit’ yang digelar sebelum ‘Semicon Taiwan 2026’. Target ini menjadi sorotan karena secara teknis sangat sulit untuk menggandakan kecepatan transfer data HBM4E hanya dalam satu generasi.
Choi Jang-seok, kepala tim perencanaan produk divisi bisnis memori Samsung Electronics DS, mengungkapkan bahwa HBM5 yang sedang dikembangkan memiliki tujuan untuk menggandakan performa dan meningkatkan performa per watt sebesar 20% dibandingkan generasi HBM4E. Sebelumnya, Samsung juga telah mengumumkan bahwa tumpukan memori HBM5 akan dilengkapi dengan heat path block (HPB) yang mampu mengurangi resistansi termal hingga 20% dan menyederhanakan pendinginan modul HBM5.
Jika target penggandaan bandwidth per tumpukan ini tercapai, maka HBM5 akan memiliki bandwidth puncak sekitar 4 TB/s per tumpukan pada periode 2028-2029. Angka ini merupakan lompatan signifikan dari HBM4E yang memiliki bandwidth 2 TB/s per tumpukan.
Implikasi bagi AI Accelerator Masa Depan
TSMC memperkirakan bahwa AI accelerator akan mencapai konfigurasi 20 hingga 24 HBM5/HBM5E per paket pada akhir dekade ini. Dengan konfigurasi tersebut, sistem-in-package ini akan mendapatkan bandwidth memori yang luar biasa besar, mencapai 80 TB/s hingga 96 TB/s hanya dalam beberapa tahun ke depan. Angka ini menunjukkan betapa krusialnya pengembangan HBM5 untuk mendukung komputasi AI generasi berikutnya.
Meskipun produsen DRAM seperti Micron, Samsung, dan SK hynix, serta pengembang controller dan PHY HBM seperti Cadence, Rambus, dan Synopsys sudah menawarkan controller dan antarmuka HBM4/HBM4E dengan kecepatan transfer data 16 GT/s, kecepatan transfer resmi JEDEC untuk HBM4E diperkirakan sekitar 12 GT/s.
Untuk mencapai target bandwidth dua kali lipat dari HBM4E, spesifikasi HBM5 harus memilih salah satu dari beberapa opsi teknis. Opsi pertama adalah menggandakan kecepatan transfer data per pin dari 12 GT/s menjadi 24 GT/s. Opsi kedua adalah menggandakan lebar antarmuka dari 2.048 menjadi 4.096 bit. Opsi ketiga adalah menggabungkan antarmuka yang lebih lebar dengan kecepatan transfer data yang lebih tinggi.
Peningkatan lebar antarmuka tumpukan memori HBM5 menjadi 4.096 bit sejauh ini telah dibayangkan oleh KAIST dan Marvell. Namun, hal ini tentu bukan konfirmasi resmi dari target spesifikasi tersebut.
Baca Juga:
Pertimbangan Teknis dan Efisiensi Daya
Dari perspektif performa per watt, pelebaran antarmuka umumnya lebih mudah dilakukan dibandingkan menggandakan kecepatan sinyal per pin. Kecepatan per pin yang lebih tinggi membutuhkan driver, receiver, clock, equalization, margin timing yang lebih ketat, dan PHY yang lebih canggih karena menjaga integritas sinyal pada kecepatan di atas 20 GT/s bukanlah hal yang mudah.
Namun, antarmuka HBM yang lebih lebar juga memiliki tantangan tersendiri. Berpindah dari 2.048 menjadi 4.096 pin berarti jumlah TSV/I/O path, driver, receiver, dan bump menjadi dua kali lipat. Hal ini menyebabkan routing yang lebih rumit dan base die yang sangat kompleks. Meskipun I/O 4.096 dengan kecepatan moderat kemungkinan terbaik untuk efisiensi pJ/bit, kompleksitas antarmuka dan paket menjadi sangat ekstrem sehingga dapat mengimbangi keuntungan tersebut.
Kemungkinan lainnya adalah antarmuka 3.072-bit yang dikombinasikan dengan peningkatan moderat dalam kecepatan transfer data. Ini bisa menjadi kompromi rekayasa yang masuk akal, meskipun para insinyur yang terlibat dalam proses pengambilan keputusan JEDEC mungkin memiliki pandangan berbeda.
Perlu dicatat bahwa pencapaian efisiensi energi 20% lebih tinggi tidak hanya dapat dicapai dengan meningkatkan performa, tetapi juga melalui perbaikan teknologi proses DRAM, optimalisasi base die, penurunan tegangan I/O TSV, perubahan arsitektur, atau manajemen daya.
Untuk saat ini, diskusi mengenai spesifikasi HBM5 masih bersifat spekulatif. Namun, target untuk menggandakan bandwidth HBM4E (2 TB/s per tumpukan) dalam satu generasi jelas merupakan target yang sangat agresif. Perkembangan ini menunjukkan betapa kompetitifnya industri memori AI saat ini, dengan Samsung Galaxy S27 Ultra yang juga dikabarkan akan menggunakan inovasi chipset terbaru. Sementara itu, ekosistem perangkat Samsung terus berkembang dengan One UI 9 Beta yang kini tersedia untuk seri Galaxy S24.
Komentar
Belum ada komentar.