SK hynix Rancang H-TPU untuk Kurangi Beban Core CPU SSD

Telset.id – SK hynix merancang core prosesor khusus bernama Hynix Transaction Processing Unit (H-TPU) untuk mengurangi ketergantungan pada core CPU general-purpose yang boros daya di dalam SSD. Core ini diklaim hanya menarik sekitar 2,5% daya core CPU general-purpose, dengan luas area sekitar 4% saja. Langkah ini menjadi jawaban atas keterbatasan daya dan area pada CPU pengendali SSD yang selama ini menjadi hambatan utama seiring meningkatnya kecepatan drive.

Rencana tersebut disampaikan langsung oleh VP of system-on-chip (SoC) design SK hynix, Koo In-jae, dalam gelaran ISOCC 2026, International SoC Design Conference, pekan ini. Dalam presentasinya yang berjudul “From SSD Controllers to AI Memory SoCs,” ia menyatakan bahwa CPU pengendali SSD sudah mencapai batasnya dalam hal daya dan area. Koo juga menyoroti bahwa bandwidth PCIe berlipat ganda di setiap generasi, sementara clock CPU pengendali dan kemampuan kontrolnya dilaporkan tidak mampu mengikuti laju tersebut.

H-TPU bukanlah akselerator AI. Core ini dirancang untuk membantu pekerjaan repetitif yang ditangani SSD, yang biasanya menuntut lebih banyak core pada pengendali seiring drive menjadi semakin cepat. SK hynix menempatkan core-core baru ini dalam klaster, dengan tugas menangani I/O rutin melalui pipeline empat tahap yang bersifat in-order, sementara fungsi manajemen tetap diserahkan kepada CPU Arm tradisional.

Arsitektur H-TPU dan Rencana Penerapannya

SK hynix berencana menerapkan H-TPU ke seluruh portofolio produknya, termasuk pengendali SSD enterprise generasi berikutnya. Di segmen inilah perlombaan IOPS tanpa henti membuat masalah keterbatasan CPU paling terlihat jelas. Komentar Koo menegaskan persoalan scaling yang juga tampak pada solusi “lebih banyak core” di produk pesaing.

Sebagai perbandingan, Marvell PCIe 6.0 Bravera SC6 menggunakan 12 core Cortex-R82 dalam dua klaster enam core, ditambah tiga core Cortex-M7 dan satu Cortex-M3 untuk keamanan. Bandingkan dengan pendahulunya, Bravera SC5 berbasis PCIe 5.0, yang mencantumkan 10 core Cortex-R8 dan Cortex-M7 plus satu Cortex-M3 untuk keamanan. Jumlah core memang naik seiring kecepatan PCIe, dan itu terjadi karena kebutuhan.

Jawaban SK hynix adalah core hasil desain sendiri: H-TPU, yang dibuat tetap kecil dan dapat diprogram. Core ini hadir dengan kompiler khusus dan perangkat pengembangan lain untuk kode terspesialisasi. H-TPU menggunakan pipeline empat tahap dengan eksekusi in-order atau sekuensial. Core ini bukan superscalar, tidak memakai unit out-of-order, dan tidak boleh disamakan dengan tensor processor untuk AI.

Fungsi H-TPU mencakup pemrosesan perintah baca dan tulis, pengelolaan metadata, serta kontrol buffer, semuanya tugas repetitif. Kontrol penyimpanan membutuhkan lebih dari 100 fungsi rinci, yang tidak ideal dijalankan oleh CPU monolitik. Karena itu, SK hynix memecah fungsi-fungsi tersebut dan menyebarkannya ke “puluhan klaster TPU kecil.” Setiap H-TPU pun memiliki tugas terspesialisasi. Total jumlah H-TPU lebih dari 100, sementara angka jumlah fungsi di atas adalah angka terpisah. Namun, hingga kini belum ada detail berapa banyak core yang ada di setiap klaster.

CPU utama tetap menangani error recovery dan exception handling, plus manajemen kebijakan penyimpanan. Artinya, H-TPU melengkapi CPU, bukan menggantikannya: ia meng-offload beban, bukan mengambil alih peran. Desain ini membuat core yang tidak dibutuhkan oleh suatu operasi I/O menjadi idle, dan dilaporkan masuk ke mode daya minimum. Tidak ada satu pun laporan yang menyebutkan core CPU di balik angka daya 2,5% dan area 4% milik SK hynix.

Memecah beban kerja dengan cara seperti ini bukanlah ide baru. CoXProcessor milik Phison, yang memasangkan core Cortex-R5 dengan macro terhardening untuk meng-offload firmware repetitif pada kecepatan wire, sudah ada di produk selama beberapa waktu. Pengendali SSD E18 dari perusahaan yang sama menggunakan dua core Cortex-R5 ber-clock lebih rendah untuk melengkapi tiga core utamanya. Di sisi enterprise, Phison X1 memakai dua core Cortex-R5 plus hingga 32 “micro core,” masing-masing didedikasikan untuk satu atau dua tugas. H-TPU membawa pendekatan ini ke skala yang lebih besar.

Paten dan Langkah Lanjutan Menuju Hardware Automation

Meski presentasinya minim detail, sejumlah paten SK hynix yang ditemukan menggambarkan pemisahan serupa antara core kecil dan CPU. Paten AS 11.675.537, yang pertama kali diajukan di Korea pada November 2020, merinci control plane yang dijalankan CPU dan I/O plane berisi banyak prosesor kecil, yang dikelompokkan ke dalam empat grup berdasarkan pekerjaan. Sebuah perintah melewati keempatnya secara berurutan: host untuk ingestion, cache, map, dan NVM menuju NAND. Para prosesor “mengonfigurasi pipeline untuk operasi data I/O” dengan cara ini, sehingga CPU dapat menangani pengecualian apa pun. Pipeline tersebut berjalan di banyak core dan tidak berkaitan dengan pipeline empat tahap di dalam setiap H-TPU.

Dalam contoh pada paten itu, setiap core kecil berukuran sekitar “200.000 logic gate,” bukan “tujuh juta logic gate” seperti CPU, atau sekitar 2,9% dari jumlah gate CPU. Elemen-elemen ini tidak bersifat tetap, karena “firmware dapat dijalankan di masing-masing TPU,” membuatnya lebih adaptif dibandingkan sirkuit hardware yang oleh paten disebut “sulit dimodifikasi.” Paten tersebut menuliskan TPU sebagai “Tensor Processing Units,” tetapi sekali lagi, ini tidak boleh disamakan dengan akselerator AI.

H-TPU berbagi pendekatan yang dapat diprogram itu, namun langkah berikutnya yang dijelaskan SK hynix memindahkan sejumlah pekerjaan rutin ke hardware tetap. Langkah lanjutan ini disebut hardware automation (HWA), dengan pemrosesan perintah, pencarian alamat, dan penyalinan buffer dipindahkan ke sirkuit khusus. CPU dan H-TPU tetap menangani pengecualian serta keputusan kebijakan utama. Perpindahan ke kerangka ini dimaksudkan agar waktu penyelesaian tetap dapat diprediksi, sesuatu yang diperlukan pada I/O, terutama untuk SSD enterprise ber-IOPS tinggi saat ini.

SK hynix sebelumnya juga pernah mengajukan paten untuk jalur hardware tetap, lewat pengajuan 2014 oleh unitnya yang berbasis di San Jose, dan kemudian melalui paten AS 12.216.914 yang pertama kali diajukan di Korea pada 2022. Paten terakhir menjelaskan “write automation circuit” dan menyatakan bahwa “sebuah tugas tanpa kontrol cerdas dapat ditangani atau diproses melalui lapisan hardware,” sementara firmware tetap menangani pekerjaan seperti garbage collection. Paten yang lebih awal melangkah lebih jauh, mengarahkan perintah I/O dasar ke jalur yang “sepenuhnya diimplementasikan dalam hardware,” dengan apa pun yang tidak dapat ditanganinya dikirim ke lapisan atas.

H-TPU sendiri dilaporkan digunakan dalam “Storage Next,” nama Nvidia untuk proyek AIN P bersama SK hynix. Storage Next menargetkan akses 512 byte atau lebih terbatas pada NAND, yang secara tradisional ditujukan untuk ukuran operasi lebih tinggi. SK hynix juga berencana menerapkannya pada high-bandwidth flash (HBF), yang menurut media tersebut akan hadir tahun depan.

HBF menumpuk die NAND untuk inferensi AI, menargetkan bandwidth setingkat high-bandwidth memory (HBM) tetapi dengan kapasitas jauh lebih besar, hingga 512GB per stack versus 64GB untuk HBM4. Untuk HBF, jumlah pembacaan pada inferensi AI jauh lebih banyak dibandingkan penulisan, sekitar 300.000 banding 1, dengan kompiler dan runtime AI meneruskan dataflow yang telah dianalisis sebelumnya ke SoC HBF. Manajemen buffer dan prefetching yang tepat berdasarkan dataflow tersebut dimaksudkan untuk menyembunyikan latensi NAND yang lambat di balik komputasi. Ukuran menjadi penting pada stack HBF, sehingga desain Arm multi-core tradisional kemungkinan kurang praktis.

H-TPU belum terbukti pada produk pengendali SSD enterprise yang sebenarnya, dan belum ada tanggal yang diberikan. Peralihan dari core CPU general-purpose ke core khusus tugas tunggal dan sirkuit khusus memang cocok dengan jenis beban kerja yang ditangani SSD, dan tuntutan pada penyimpanan hanya akan semakin meningkat seiring server AI menjadi kekurangan memori. Pernyataan dan paten SK hynix mendukung evolusi menuju H-TPU dan melampauinya ke HWA, dengan H-TPU sendiri diarahkan ke NAND tradisional dan HBF tahun depan. Produsen pengendali SSD harus bersedia beradaptasi, karena scaling sederhana sudah tidak optimal bahkan pada level PCIe saat ini, apalagi pada kecepatan yang dijanjikan untuk PCIe 7.0 dan 8.0, yang terakhir menuju ratifikasi final pada 2028.

Langkah SK hynix ini melengkapi sejumlah manuver perusahaan di sektor memori dan penyimpanan. Sebelumnya, SK hynix juga dikabarkan tengah jajaki produksi chip di pabrik Intel Ohio. Di sisi lain, industri memori sendiri sedang menghadapi tekanan pasokan yang membuat stok Samsung dan SK Hynix tersisa 10 hari menurut laporan yang beredar.