Telset.id – Imec, pusat riset semikonduktor global, merilis peta jalan proses teknologi terbaru yang memproyeksikan fabrikasi transistor 3 angstrom-class (0,3nm) pada tahun 2038. Namun, peta jalan ini juga mengindikasikan bahwa penskalaan Contact Poly Pitch (CPP) akan berhenti pada generasi A10 pada tahun 2030, menandai perubahan fundamental dalam industri chip.
Peta jalan Imec ini menjadi acuan utama bagi raksasa industri seperti TSMC, Intel, Nvidia, AMD, Samsung, dan ASML. Dokumen tersebut mengungkapkan bahwa masa depan penskalaan transistor tidak lagi bergantung pada pengecilan dimensi fisik semata, melainkan pada integrasi vertikal dan arsitektur transistor baru.
Transistor GAA: Tujuh Tahun Tersisa
Menurut Imec, industri saat ini berada di era 2nm-class (N2) dengan CPP sekitar 48nm dan tinggi sel sekitar 132nm. Generasi ini akan diikuti oleh versi peningkatan performa dan efisiensi dalam beberapa tahun ke depan. Julien Ryckaert, wakil presiden R&D Imec, menegaskan bahwa era nanosheet akan membawa industri jauh ke dalam node Angstrom.
Imec memproyeksikan generasi A14-class akan muncul pada tahun 2028, dengan CPP menyusut menjadi 45nm dan tinggi sel turun menjadi 115nm. TSMC sendiri diperkirakan akan memulai produksi volume tinggi menggunakan A14 pada akhir 2028. Sekitar tahun 2030-2031, teknologi A10-class atau 1nm-class diharapkan hadir dengan CPP 42nm dan tinggi sel 98nm.
Pada titik ini, Imec memperkirakan transplanter gate-all-around (GAA) akan tetap menjadi tulang punggung. Menariknya, Imec dan TSMC sepakat bahwa backside power delivery (BSPDN) tidak akan segera menjadi wajib untuk semua aplikasi, karena banyak aplikasi yang tidak mendapat manfaat darinya. Imec juga memperkirakan alat High-NA EUV akan mulai digunakan pada generasi A14, sejalan dengan rencana Intel.
Baca Juga:
Transistor CFET dan Era Baru Penskalaan
Peta jalan Imec menjadi sangat menarik pada generasi A7 yang diperkirakan hadir pada tahun 2033. Pada generasi ini, CPP tetap berada di 42nm, namun tinggi sel turun drastis menjadi sekitar 80nm dengan arsitektur 4,5 track. Yang lebih penting, A7 menjadi titik di mana transistor CFET (Complementary FET) muncul sebagai kandidat serius untuk produksi.
Berbeda dengan transistor konvensional yang menempatkan transistor tipe-n dan tipe-p secara berdampingan, CFET menumpuknya secara vertikal. Ini menambahkan dimensi ketiga pada penskalaan transistor. Ryckaert menjelaskan bahwa pada generasi A7, tantangan dalam penskalaan teknologi nanosheet konvensional semakin besar, dan CFET menjadi solusi untuk era transistor berikutnya.
Melampaui A7, peta jalan bergantung pada evolusi CFET. Generasi A5 yang diharapkan pada tahun 2035-2036 mempertahankan CPP 42nm tetapi mengurangi tinggi sel menjadi sekitar 64nm. Pada tahun 2038, peta jalan mencapai A3 dengan CPP 39nm dan tinggi sel 50nm. Pada titik ini, Imec membayangkan implementasi CFET sekuensial dan akhirnya struktur CFET terikat yang mengeksploitasi integrasi vertikal.
Untuk mencapai CPP 39nm dan tinggi sel 50nm, produsen chip mungkin perlu menggunakan pemindai litografi Hyper-NA EUV. Ini menunjukkan bahwa masa depan penskalaan transistor sangat bergantung pada inovasi peralatan litografi.
Mendefinisikan Ulang Moore’s Law
Aspek paling menarik dari peta jalan Imec adalah bagaimana ia mendefinisikan ulang makna Moore’s Law. Secara tradisional, Moore’s Law adalah pengamatan bahwa jumlah transistor pada chip dengan ukuran tertentu berlipat ganda setiap 18-24 bulan karena transistor semakin kecil. Fakta bahwa Imec menunjukkan CPP macet di 42nm dari A10 hingga A5 hampir merupakan pengakuan bahwa penskalaan transistor klasik kehabisan tenaga.
Keuntungan kepadatan di masa depan harus datang dari integrasi vertikal. Dalam peta jalan Imec, transistor masih semakin padat, tetapi bukan karena transistor individu menyusut dengan kecepatan yang sama seperti puluhan tahun lalu. Sebaliknya, perancang chip dapat memasukkan lebih banyak gerbang logika ke area tertentu karena arsitektur transistor yang berbeda, integrasi 3D, atau backside power delivery.
Akibatnya, di tahun-tahun mendatang, industri mungkin tidak lagi peduli berapa nanometer gate pitch atau transistor individu, melainkan ukuran sel standar. Perusahaan seperti AMD, Intel, atau Nvidia saat merancang chip tidak menempatkan transistor individu, tetapi blok bangunan dari sel standar. Transisi dari sel 6-track di N2 ke sel 3-track di A3 menggambarkan bagaimana keuntungan kepadatan di masa depan akan bergantung pada pengecilan tinggi sel standar.
Heterogeneous Large-Scale Integration (HLSI)
Mengingat semua perubahan yang sudah dialami industri semikonduktor, Imec percaya sektor ini memasuki era baru yang disebut Heterogeneous Large-Scale Integration (HLSI). Konsep ini mencerminkan pergeseran dari penskalaan VLSI tradisional, di mana kemajuan sebagian besar bergantung pada evolusi transistor, menuju model yang menggabungkan beberapa teknologi dalam satu platform komputasi.
Sistem masa depan akan mengandalkan integrasi heterogen dari logika, memori, sirkuit pengiriman daya, dan I/O optik menggunakan teknologi pengemasan 3D dan 3D+2.5D canggih. Tentu saja, Imec memperkirakan beban kerja AI akan menjadi pendorong utama permintaan semikonduktor.
Ryckaert menyatakan bahwa saat bergerak lebih dalam ke arsitektur yang digerakkan AI, industri perlu menggandakan heterogenitas yang ditawarkan teknologi. Ini kemungkinan akan memindahkan paradigma VLSI ke paradigma HLSI. Untuk mengoptimalkan platform masa depan, Imec telah menetapkan kerangka Cross-Technology Co-Optimization (XTCO) yang menyatukan pengembangan logika, memori, interkoneksi, pengiriman daya, pendinginan, dan pengemasan.
Tantangan Daya dan Pendinginan
Seiring chip individu menjadi lebih padat dan lebih haus daya, pengiriman daya diperkirakan menjadi hambatan kritis. Inilah sebabnya semua produsen chip terkemuka – Intel, Samsung, dan TSMC – menerapkan atau akan menerapkan teknologi backside power delivery dan regulator tegangan terintegrasi.
Imec memperkirakan akselerator AI dan CPU masa depan akan mengandalkan kombinasi BSPDN, IVR, kapasitor tertanam, dan semikonduktor daya canggih untuk mengurangi kerugian dan meningkatkan efisiensi. Seiring waktu, lebih banyak tahap konversi daya diperkirakan akan bermigrasi dari rak dan motherboard ke dalam paket itu sendiri.
Karena berbicara tentang paket multi-chiplet yang mengonsumsi daya kilowatt, pentingnya pendinginan sulit ditaksir terlalu tinggi. Penumpukan 3D dan CFET pasti tidak akan membuat pendinginan lebih mudah karena kepadatan daya termal diperkirakan akan meningkat secara linier dengan jumlah transistor. Ryckaert menekankan bahwa pada akhirnya, yang perlu dicapai adalah pengurangan biaya energi perpindahan data, peningkatan TDP untuk manajemen termal yang lebih baik, dan peningkatan kepadatan komputasi.
Peta jalan semikonduktor Imec memproyeksikan teknologi proses logika hingga generasi A3 sekitar tahun 2038 dan berargumen bahwa Moore’s Law dapat berlanjut meskipun laju penskalaan transistor tradisional melambat. Menurut peta jalan, transistor nanosheet gate-all-around konvensional harus tetap layak melalui A10, sementara arsitektur CFET menjadi kandidat untuk produksi pada generasi A7 sekitar tahun 2033. Keuntungan kepadatan transistor masa depan diperkirakan akan datang dari integrasi vertikal, pengurangan jejak sel standar, dan akhirnya struktur CFET sekuensial dan terikat, bukan dari pengecilan dimensi transistor yang agresif.
Komentar
Belum ada komentar.